Klausur

Question 1

SIMD

Answer 1

Alle Prozessoren führen gleichzeitig dieselben Befehle auf verschiedenen Daten aus.
Single Instruction Multiple Data

Question 2

MIMD

Answer 2

Alle Prozessoren führen gleichzeitig verschiedene Befehle auf verschieden Daten aus.
Multiple Instruction Multiple Data

Question 3

Latenz

Answer 3

Latenz ist die Zeit die ein Befehl benötig um alle Pipeline-Stufen zu durchlaufen.

Question 4

Lösung der Pipeline Konflikte

Answer 4

Leerlauf der Pipeline, Forwarding, Forwarding mit Interlocking, Compiler erkennt Datenkonflikte

Question 5

Read-After-Write-Konflikt (RAW)

Answer 5

true dependence erzeugt

Question 6

Write-After-Read-Konflikt (WAR)

Answer 6

anit dependence erzeugt

Question 7

Write-After-Write-Konflikt (WAW)

Answer 7

output dependence erzeugt

Question 8

Strukturkonflikte

Answer 8

Fehler tritt auf wenn zwei Befehle (IF und MA ) auf eine nur einfach vorhandenes Betriebsmittel(Speicher) zugreifen.

Question 9

Steuerkonflikte

Answer 9

Fehler tritt nach dem laden eines Sprung- oder Verzweigungsbefehls auf. Die die folgenden Befehle nicht eindeutig geladen werden können. -> Anhalten der Pipeline

Question 10

VLIW =

Answer 10

Very Long Instruction Word

Question 11

VLIW Bedeutung

Answer 11

Prozessoren mit einer großen Anzahl gleichzeitig initialisierbarer Befehle nennt man VLIW

Question 12

Befehlszuteilung bei VLIW Prozessoren

Answer 12

• Der Compiler packt eine Anzahl von voneinander unabhängigen Befehlen in ein Maschinenbefehlswort fester Länge.
• Ausführung erfolgt Synchron in allen Einheiten.

Question 13

Superkalare Pipelines

Answer 13

n-Fache Anzahl von Ausführungseinheiten.

Question 14

Befehlszuteilung bei Superskalaren Pipelines

Answer 14

Hardware sucht parallel ausführbare Befehle.

Question 15

Multithreading

Answer 15

Thread ist ein eingener Handlungsfaden.

Question 16

Cycle-by-Cycle Interleaving

Answer 16

1. Anzahl von Threads ist geladen.

2. Der Prozessor wählt in jedem Takt einen ausführbaren Thread.

Question 17

Block Interleaving

Answer 17

Befehle eines Threads werden solange ausgeführt, bis ein Befehl mit langer Latenz kommt.
-> Wechseln des Threads

Question 18

Simultaneous Multithreading (SMT)

Answer 18

• Wird angewendet bei superskalaren Prozessoren.
• Jeder Befehlspuffer liefert den Befehlsstrom eines anderen Threads.
• Jedem Befehlsstrom ist ein Register zugeordnet.
• Threads werden tatsächlich simultan ausgeführt.

Question 19

Sprungvorhersage (Branch Prediction)

Answer 19

• statische Sprungvorhersagen

- dynamische Sprungvorhersage

Question 20

Statische Sprungvorhersagen

Answer 20

Die vorhersage ist im Prozessor fest Verdrahtet. (Hardware)

Question 21

dynamische Sprungvorhersage

Answer 21

• Programmverhalten wird berücksichtigt.
• Sprungziel wird durch die Vorgeschichte ermittelt.
• Durch einen Prediktor (1 Bit bzw 2 Bit) wird eine Vorhersage getroffen.

Question 22

Zwei-Bit-Prediktor

Answer 22

• sicher genommen (strongly taken)
• vielleicht genommen (weakly taken)
• vielleicht nicht genommen (weakly not taken)
• sicher nicht genommen (strongly not taken)

Question 23

BTB

Answer 23

Branch Target Buffer

Question 24

Aufbau eines BTB

Answer 24

Branch Adresse
Target Adresse
Branch History 2 Bits

Question 25

Wann erden die History Bits aktualisiert?

Answer 25

Die History Bits werden in der Execute Phase aktualisiert.

Question 26

Branch-Recovery

Answer 26

Branch-Recovery beschreibt den Vorgang das, wenn durch eine falsche Sprungvorhersage bereits Befehle „auf Verdacht“ ausgeführt wurden diese wieder rückgängig gemacht werden müssen.

Question 27

Look – Aside – Cache

Answer 27

- Der Cache wird parallel zum Systembus betreiben. - Liefert der Cache wird die Anfrage an den HS gestoppt. - Liefert er nicht wird ohne Verzögerung auf den Hauptspeicher zugegriffen.

Question 28

Look – Through – Cache

Answer 28

- Typisch für Multiprozessorsysteme | - Cache-Kontrolle steuert Buszugriffe.

Question 29

write through policy

Answer 29

- Die Daten werden immer in Cache und HS gleichzeitig geschrieben.

Question 30

Buffered write through policy

Answer 30

- Daten werden vorgepuffert bevor sie in den HS geschrieben werden.

Question 31

Write back policy

Answer 31

- Daten werden nur in den HS geschrieben wenn ein dirty Bit gesetzt ist.

Question 32

Bus-Snooping

Answer 32

- Cache-Steuerung beobachtet den Bus hinsichtlich der Speicherzugriffe andere Master.

Question 33

Bus request

Answer 33

Signal teilt dem Prozessor mit das ein andere Komponente den Bus belegen will.

Question 34

Bus grant

Answer 34

Mit dem Signal teilt der Prozessor(Busverwalter) mit das der Systembus zur Verfügung steht.

Question 35

Bus grant acknowledge

Answer 35

Durch dieses Signal weiß der Prozessor das eine andere Komponente den Bus belegt.

Question 36

Synchroner Systembus (Master Slave)

Answer 36

Zischen zwei Funktionskomponenten existiert ein festes Zeitfenster für den Transfer.

Question 37

Semi-synchroner Systembus

Answer 37

Weil Schreib- Lesezyklen oft mehrer Taktzyklen brauchen kommt es zu Wartezyklen (wait states)

Question 38

Asynchroner Systembus

Answer 38

Die zeitlichen Abläufe am Bus werden durch Handshake-Signale gestreut. - Systemtak spielt keine Rolle

Question 39

Zugriffszeit (access time)

Answer 39

maximale Zeitdauer vom Anlegen einer Adresse bis zur Ausgabe.

Question 40

Zykluszeit (cycle time)

Answer 40

minimale Zeitdauer von einem Zugriff zum nächst möglichen Zugriff. -> länger als Zugriffszeit

Question 41

Interleaving

Answer 41

abwechselnder Zugriff auf 2 oder mehr Speicherbänke

Question 42

DMA-Kontrolle =

Answer 42

Direct Memory Access

Question 43

DMA Bedeutung

Answer 43

Datentransfer erfolgt direkt zwischen den beteiligten Komponenten, ohne den Prozessor.

Question 44

Memory-Mapped

Answer 44

keine Unterscheide zwischen Speicheradresse und Adresse eines Peripherie-Bausteins. -> Ein Adressraum

Question 45

Isolierte Adressierung

Answer 45

getrennte Adressräume für Speicher und Peripherie (eigener I/O-Adressraum)

Question 46

copy back

Answer 46

1. Es wird nur der Cache aktualisiert | 2. Der DMA-Controller liest anschließend die Speicherzelle mit dieser Adresse

Question 47

first fit Strategie

Answer 47

erste passende Lücke wird genommen

Question 48

best-fit Strategie

Answer 48

kleinste passende Lücke wird genommen

Question 49

worst-fit Strategie

Answer 49

größte passende Lücke wird genommen.