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Flashcards in Klausur Deck (49):
1

SIMD

Alle Prozessoren führen gleichzeitig dieselben Befehle auf verschiedenen Daten aus.
Single Instruction Multiple Data

2

MIMD

Alle Prozessoren führen gleichzeitig verschiedene Befehle auf verschieden Daten aus.
Multiple Instruction Multiple Data

3

Latenz

Latenz ist die Zeit die ein Befehl benötig um alle Pipeline-Stufen zu durchlaufen.

4

Lösung der Pipeline Konflikte

Leerlauf der Pipeline, Forwarding, Forwarding mit Interlocking, Compiler erkennt Datenkonflikte

5

Read-After-Write-Konflikt (RAW)

true dependence erzeugt

6

Write-After-Read-Konflikt (WAR)

anit dependence erzeugt

7

Write-After-Write-Konflikt (WAW)

output dependence erzeugt

8

Strukturkonflikte

Fehler tritt auf wenn zwei Befehle (IF und MA ) auf eine nur einfach vorhandenes Betriebsmittel(Speicher) zugreifen.

9

Steuerkonflikte

Fehler tritt nach dem laden eines Sprung- oder Verzweigungsbefehls auf. Die die folgenden Befehle nicht eindeutig geladen werden können. -> Anhalten der Pipeline

10

VLIW =

Very Long Instruction Word

11

VLIW Bedeutung

Prozessoren mit einer großen Anzahl gleichzeitig initialisierbarer Befehle nennt man VLIW

12

Befehlszuteilung bei VLIW Prozessoren

- Der Compiler packt eine Anzahl von voneinander unabhängigen Befehlen in ein Maschinenbefehlswort fester Länge.
- Ausführung erfolgt Synchron in allen Einheiten.

13

Superkalare Pipelines

n-Fache Anzahl von Ausführungseinheiten.

14

Befehlszuteilung bei Superskalaren Pipelines

Hardware sucht parallel ausführbare Befehle.

15

Multithreading

Thread ist ein eingener Handlungsfaden.

16

Cycle-by-Cycle Interleaving

1. Anzahl von Threads ist geladen.
2. Der Prozessor wählt in jedem Takt einen ausführbaren Thread.

17

Block Interleaving

Befehle eines Threads werden solange ausgeführt, bis ein Befehl mit langer Latenz kommt.
-> Wechseln des Threads

18

Simultaneous Multithreading (SMT)

- Wird angewendet bei superskalaren Prozessoren.
- Jeder Befehlspuffer liefert den Befehlsstrom eines anderen Threads.
- Jedem Befehlsstrom ist ein Register zugeordnet.
- Threads werden tatsächlich simultan ausgeführt.

19

Sprungvorhersage (Branch Prediction)

- statische Sprungvorhersagen
- dynamische Sprungvorhersage

20

Statische Sprungvorhersagen

Die vorhersage ist im Prozessor fest Verdrahtet. (Hardware)

21

dynamische Sprungvorhersage

- Programmverhalten wird berücksichtigt.
- Sprungziel wird durch die Vorgeschichte ermittelt.
- Durch einen Prediktor (1 Bit bzw 2 Bit) wird eine Vorhersage getroffen.

22

Zwei-Bit-Prediktor

- sicher genommen (strongly taken)
- vielleicht genommen (weakly taken)
- vielleicht nicht genommen (weakly not taken)
- sicher nicht genommen (strongly not taken)

23

BTB

Branch Target Buffer

24

Aufbau eines BTB

Branch Adresse
Target Adresse
Branch History 2 Bits

25

Wann erden die History Bits aktualisiert?

Die History Bits werden in der Execute Phase aktualisiert.

26

Branch-Recovery

Branch-Recovery beschreibt den Vorgang das, wenn durch eine falsche Sprungvorhersage bereits Befehle „auf Verdacht“ ausgeführt wurden diese wieder rückgängig gemacht werden müssen.

27

Look – Aside – Cache

- Der Cache wird parallel zum Systembus betreiben.
- Liefert der Cache wird die Anfrage an den HS gestoppt.
- Liefert er nicht wird ohne Verzögerung auf den Hauptspeicher zugegriffen.

28

Look – Through – Cache

- Typisch für Multiprozessorsysteme
- Cache-Kontrolle steuert Buszugriffe.

29

write through policy

- Die Daten werden immer in Cache und HS gleichzeitig geschrieben.

30

Buffered write through policy

- Daten werden vorgepuffert bevor sie in den HS geschrieben werden.

31

Write back policy

- Daten werden nur in den HS geschrieben wenn ein dirty Bit gesetzt ist.

32

Bus-Snooping

- Cache-Steuerung beobachtet den Bus hinsichtlich der Speicherzugriffe andere Master.

33

Bus request

Signal teilt dem Prozessor mit das ein andere Komponente den Bus belegen will.

34

Bus grant

Mit dem Signal teilt der Prozessor(Busverwalter) mit das der Systembus zur Verfügung steht.

35

Bus grant acknowledge

Durch dieses Signal weiß der Prozessor das eine andere Komponente den Bus belegt.

36

Synchroner Systembus (Master Slave)

Zischen zwei Funktionskomponenten existiert ein festes Zeitfenster für den Transfer.

37

Semi-synchroner Systembus

Weil Schreib- Lesezyklen oft mehrer Taktzyklen brauchen kommt es zu Wartezyklen (wait states)

38

Asynchroner Systembus

Die zeitlichen Abläufe am Bus werden durch Handshake-Signale gestreut.
- Systemtak spielt keine Rolle

39

Zugriffszeit (access time)

maximale Zeitdauer vom Anlegen einer Adresse bis zur Ausgabe.

40

Zykluszeit (cycle time)

minimale Zeitdauer von einem Zugriff zum nächst möglichen Zugriff. -> länger als Zugriffszeit

41

Interleaving

abwechselnder Zugriff auf 2 oder mehr Speicherbänke

42

DMA-Kontrolle =

Direct Memory Access

43

DMA Bedeutung

Datentransfer erfolgt direkt zwischen den beteiligten Komponenten, ohne den Prozessor.

44

Memory-Mapped

keine Unterscheide zwischen Speicheradresse und Adresse eines Peripherie-Bausteins.
-> Ein Adressraum

45

Isolierte Adressierung

getrennte Adressräume für Speicher und Peripherie (eigener I/O-Adressraum)

46

copy back

1. Es wird nur der Cache aktualisiert
2. Der DMA-Controller liest anschließend die Speicherzelle mit dieser Adresse

47

first fit Strategie

erste passende Lücke wird genommen

48

best-fit Strategie

kleinste passende Lücke wird genommen

49

worst-fit Strategie

größte passende Lücke wird genommen.