Parte 10 Flashcards
(50 cards)
Qué reglas debe seguir al receptor para manejo de los SOSs?
Deben tolerar un intervalo promedio de 370 a 375 bloques para recepción de SOSs.
Revisar que cada SOS es precedido por un data Block.
Qué deficiencias atendía automáticamente la codificación 128b/130b?
1- mantener DC balance (misma cantidad de 0s y 1s)
2- densidad suficiente de transiciones/flancos.
Qué enfoque para el Scrambling permite tener valores diferentes en Lanes adyacentes?
Implementar múltiples LFSRs
Cuáles son los dos enfoques que definió la spec para el Scrambler en Gen 3.?
Multi LFSR
Single LFSR
En que consiste el enfoque de multi LFSR?
Implementar un LFSR para cada Lane y colocar la entrada de inicio (seed) diferente y así se crea un valor de salida Pseudo-random, con un polinomio de 24-bit.
A qué se refiere que la salida sea pseudo-random?
Que se emplean 8 seeds para cada Lane, La serie se va a repetir cuando sea el turno del lane 8, es decir; Se generan valores diferentes en cada lane 0-7 y en el lane 8 repetirá el valor del lane 0.
Qué inconvenientes tendría utilizar SSC en 5.0 GT/s en el modelo de Data Clocked Rx Architechture?
Podría necesitar una lógica más compleja ya que se le debe modular a un rango más amplio 5600 en lugar de 600 ppm y el receptor CDR debe permanecer bloqueado.
Siendo la máxima separación 600 y no está claro cómo hacerlo sin un Refclk.
En qué consiste “Separate Refclk” de la arquitectura de 5.0 GT/S?
Es posible que tengan los Partners del Link un reloj de referencia distintos, sin embargo se verá Jitter en el receptor (root sum of squares) RSS, esto dificulta el cálculo del timing.
Otro es que es recomendable que el SSC se apague en este modelo es complicado de manejar.
Qué arquitectura de reloj se define para 8.0 GT/s data rate?
Las mismas tres arquitecturas que para 5.0 con la diferencia que el CDR es de 1er orden y 2do orden.
En qué consisten los CDR de 1ro y 2do orden de la arquitectura 8.0?
1st Order CDR: Para Refclk compartido.
2nd Order CDR: Para Data Clock Architecture.
El CDR debe ser capaz de permanecer bloqueado cuando la diferencia varía en un amplio rango para SSC.
Para qué se implementa un Breakout Channel con Subminiature version A?
Para poder tomar mediciones del DUT (Device Under Test) en altas frecuencias. Ya que a 2.5 GT/s si es posible medir con una punta de prueba cerca de los pines del DUT.
Cuál es la impedancia característica del Breakout channel?
En modo diferencial de 100 Ohms (10%) y single.ended de 50 ohms.
Cuál es la impedancia que debe cumplir el transmisor?
Debe tener una baja impedancia durante la señalización entre 80 a 120 ohms (diferencial) a 2.5GT/s y no más de 120 para 5.0 y 8.0 GT/s
Cuál es la impedancia que debe cumplir el receptor?
Es single-ended y es de 40-60 ohms para 2.5 y 5.0 GT/s pero para 8.0 GT/s no se tiene un valor específico. Pero es común que sea de 50 ohms dentro del 20% para ser detectado correctamente.
Cuáles son los niveles de voltaje para electro-static discharge (ESD) y short circuit ?
Con el modelo Human Body todas las señales deben resistir 2000 V de ESD. Y con el modelo charge device hasta 500V.
Que función realiza el bloque de Detect Logic que está en el transmisor ?
Después de un Reset verifica si un receptor está presente o no en el otro extremo del link, sólo aplica para 2.5, porque el link inicia operaciones a 2.5 tras un power-up o un reset y es cuando aplica la detección.
Cómo es el proceso de detección del receptor?
Se logra ajustando el voltaje de common mode al 600 mV y conociendo el tiempo de carga, si el Receiver está presente la constante RC es mayor debido a la terminación del receptor, si no está presente RC es más corto.
Cómo se representa un 0 y 1 lógico en el par diferencial de señales D+ y D-?
1 Lógico. Cuando D+ está en high y D- en low.
0 Lógico. Cuando D+ está en Low y D- en high.
En qué consiste el modo diferencial en Full-swing?
Cuando el voltaje diferencial peak-to-peak en el transmisor está entre 800mV y 1200mV (1300mV para 8.0 GT/s). Útil en canales largos con pérdida.
Qué características de voltaje diferencial tiene el transmisor en Electrical Idle?
Mantiene un voltaje diferencial pico de VTx-IDLE-DIFF cercano a (0 - 20mV). Y puede que esté en alta o baja impedancia.
En qué consiste el modo diferencial de voltaje Reduced-swing?
Utilizado para ambientes de canal corto y poca pérdida para ahorrar potencia bajando el voltaje sirve en 2.5 y 5.0. El voltaje se reduce cerca de la mitad de lo que sería en Full-swing.
En 8.0 es lo mismo, salvo que se logra usando un rango limitado de coeficientes.
A qué se refiere con Voltage Margining?
Es una capabilitie que se agregó a partir de 5.0 y sirve para ajustar parámetros como voltaje, Jitter, de-emphasis, en la señal de salida del transmisor estos valores se ajustan durante “testing” para determinar que tan bien se realiza la señalización en ese entorno.
Cómo se ajusta o se margina la granularidad?
Debe controlarse nivel del link basis y podría ser controlable en Lane basis mediante “link control 2 Register” en el bloque de capabilities. Tiene tres bits que representan ocho niveles no todos se utilizan, el valor que debe tener por default es “zeros” que representan el rango normal de operación.
Cómo es el margen de granularidad en 8.0 GT/s?
1/24 para operación normal
