Parte 8 Flashcards
(49 cards)
Según la Spec cuáles son los valores mínimos de deformación (skew) de la señal entre los Lanes por parte del transmisor Tx?
Gen 1 -> 500ps + 2UI
Gen 2 -> 500ps + 4UI
Gen 3 -> 500ps + 6UI
(Unit Interval = un bit time en el link)
Cuál es el skew del Tx permitido en términos de tiempo?
Gen 1 - 1300ps
Gen 2 - 1300ps
Gen 3 - 1250ps
Por qué es importante que haya una compensación de Reloj?
Tx y Rx, Tendrán un reloj común de referencia y buscan que sus respectivos relojes internos sean lo más similar o estén en un rango de tolerancia permitido, pero es muy probable que uno de los dos tenga una frecuencia ligeramente mayor, en caso que sea el transmisor quien envíe paquetes a una velocidad mayor de la que el receptor puede recibir.
Cómo se compensa el reloj de Tx y Rx?
Para compensar el transmisor inyecta paquetes SKP que el receptor puede tirar hasta que el reloj se sincronice así se previene un buffer Over-run condition.
Qué detecta el receptor diferencial?
El buffer detecta el voltaje diferencial pico a pico y determina si la señal representa un 0 lógico o un 1 lógico.
Qué características tiene el reloj en el receptor (Rx Clock)?
La frecuencia es la misma que usa el Tx al enviar los Bits por el cable 2.5 o 5.0 GHz, el Rx clock envía los Bits hacia el Serializer hasta completar el símbolo (10-bits)
En qué consiste el Symbol Lock?
Que en el Serializer debe estar 10-bit aligned y cuando se reúnen los 10 Bits el reloj local expulsa el símbolo a una velocidad de (Rx Clock / 10)
Cómo es que el receptor logra el bit lock?
Durante el Link Training Tx envía series de secuencias TS1 y TS2 ordered sets al receptor donde el PLL Utilizan las transiciones de bit de estas secuencias para quedar bloqueado a la frecuencia de Tx y transferir los bits al Deserializer.
Como el receptor recupera el bit lock cuando ha entrado a L0 el link?
El transmisor está listo para salir de L0s envía un número específico de FTS order sets (la cantidad de FTSs es design specific), y el receptor utiliza estas secuencias para recuperar el bit lock y symbol lock.
Como se logra un wake-up del link de forma eficiente ?
El PLL del receptor no deriva tanto la frecuencia respecto de la frecuencia de Tx, por lo que sólo requiere consumir pocas FTS al transicionar del Estado L0, esto consume poco tiempo y mantiene una latencia baja.
Por qué demora más hacer wake-up del link cuando está en L1?
Por qué el Tx deberá enviar secuencias de entrenamiento TS1OS lo que indica que el link se debe reentrenar y restablecer el Bit lock
Que se hace en el bloque del Deserializer?
Los Bits llegan de todos los lanes y pasan al Deserializer (serial-to-parallel converter) con cada ciclo de reloj (Rx Clock) de ahí pasan al elastic buffer en símbolos con un reloj local de (Rx clock /10)
Es un requerimiento en las frecuencias de los relojes de Rx y Tx?
Es que ambos estén entre +/- 300 ppm (parts per million) de la frecuencia central. En 600 ppm ya es un (worst scenario).
Para que sirve el elastic Buffer?
Está en el Path del receptor y con el clock RX recuperado se insertan los símbolos en el Elastic Buffer, luego con el reloj local se extraen los símbolos, si hay una diferencia considerable en las frecuencias de estos relojes entonces el Elastic Buffer compensa el reloj agregando o eliminando símbolos SKP ordered sets y así evitar confusión o pérdida de datos.
Puede ocurrir si no se compensa el reloj?
Se puede generar:
- Overflow condition
- Underflow condition
A que se refiere Underflow condition?
Si el reloj local es más rápido, los símbolos se expulsarán del elastic Buffer a una velocidad mayor de la que llegan. Lo que hace la lógica es agregar a SKP symbols a los Ordered sets que llegan.
A que se refiere Overflow condition?
Se da cuando el reloj recuperado Rx local Es más rápido que el reloj local se estarán insertando más paquetes de los que se puede procesar, la lógica elimina SKPs y libera espacio en buffer
Qué errores se pueden generar cuando hay símbolos perdidos a causa de un Over Flow o Under Flow?
Receiver errors
Cuáles son los símbolos asociados con el header?
16 bytes el header 4 bytes optional ECRC 4 bytes el LCRC 2 bytes sequence number 2 bytes Framing symbols STP, END
A que se refiere el Skew de los lanes?
A que en links con múltiples Lanes los símbolos se envían al mismo tiempo pero el Flight Time va a variar por lo que no llega al mismo instante de tiempo al puerto del receptor este sesgo (skew) debe compensarse en el receptor.
Qué puede generar un sesgo en la propagación de los símbolos en los Lanes?
> longitudes desiguales de los traces.
> variaciones de impedancia en los cables/paths.
> Diferencias entre el controlador eléctrico y el receptor.
Como es que se logra reducir o compensar el skewing en los lanes?
Mediante COM characters de los ordered sets Ya que se están enviando simultáneamente, debido al skew Algunos llegarán antes y se les aplica un delay hasta que se detecta los COM characters en todos los lanes.
Qué valores de Skew según la spec son permitidos en el receptor?
Gen1 de 20ns (5 clocks a 4ns por símbolo)
Gen2 de 8ns (4 clocks a 2ns por símbolo)
Gen3 de 6ns (6 clocks a 1ns por símbolo)
En gen3 no se usa en COM pero otros OS sirven para dar la misma información.
Que se hace en el bloque decoder?
Está en seguida del Elastic Buffer, en Gen1 y Gen2 utiliza (10b/8b) decodifica 10-bit a 8 caracteres más D/K# signal.
