Parte 12 Flashcards
(52 cards)
Que implica L0 state?
Que la capa física informa a las capas superiores que el link está activo con la variable Link Up = 1b y la variable “idle_to_rclock_transitioned se limpia 00h.
Cuando es posible hacer un cambio de Linkwidth?
Si Upconfigure Capable está habilitado, el puerto puede reducir el ancho del link si este presenta problemas de confiabilidad, la capa superior puede iniciar un incremento del link si el partner avisa que es Upconfigure Capable y el link aún no está a su máximo width.
Que acciones se realizan en Recovery state?
Se ajustan los valores de ecualización tratando de corregir símbolos incorrectos.
- Cuando los partners soportan un data rate mayor debe pasar a Rcovery.
- Hacer de-skew, son requeridos el bit/symbol lock y Block alignment.
Desde que estados se puede entrar a Recovery state?
Desde L1.
De L0s si no se ha logrado un bit/symbol lock con los FTS.
De L0 cuando se quiere pasar a un data rate mayor.
Alguna condición como Replay num rollover.
Cuando el receptor ve TS1 y TS2 o ve Electrical Idle.
Cuales son los sub estados de Recovery?
Recovery.RcvrLock
Recovery.Rcvrcfg
Recovery.Speed
En que consiste la ecualización del Link?
Es para Gen3+ (8.0GT/s) además de De-emphasis como al aumentar la velocidad la distorsión aumenta se debe emplear un handshake process y adaptar a los transmisores a la señalización de ambiente y se lleva a cabo en 4 fases (00,01,10,11)
Que es el proceso de handshake necesario para la ecualización ?
Los Lanes del receptor evalúan la calidad de la señal recibida y sugieren a Tx parámetros de ecualización hasta lograr una señal óptima.
En que consiste la fase 0 en el proceso de Ecualización?
Si el link aún no está en el data rate de 8.0 GT/s el Downstream port está listo para pasar a una velocidad de 8.0 GT/s para lo cual entra a Recovery.Rcvrcfg y envía Tx Presets y Rx Hints al USP utilizando EQTS2.
Que registros deben revisarse para el control de la ecualización?
Link Control 3 Register
Lane error Status Register
Equalization Control Registers
Que se hace en la Fase 1 del proceso de ecualización ?
El DSP al igual que el USP logra un BER 10^-4 detectando Back-to-back TS1 y en este tiempo el DSP comunica sus coeficientes Tx Presets, FS, LF, Post-cursor y EC=01b
Como avanza de Fase 1 a Fase 2 en la Ecualización ?
Ya que el DSP acepta los valores y el link opera bien es decir detecta TS1 con EC=01b inicia el cambio a Fase 2 colocando el bit EC=10b y regresa el control al USP y este responde con EC=10b así ambos pasan a la Fase 2.
Que puede indicar que se haya llegado a la Fase 2 y no se ha concluido la Ecualización ?
Es por que la señal es buena como para reconocer TS1s pero aún no es una señal óptima para el runtime operation.
Que se lleva a cabo cuando ambos puertos están en la Fase 2 de la ecualización?
El USP tiene permitido solicitar al DSP Tx settings y evaluar que tan bien opera el link así se repite el proceso request/evaluation hasta lograr los ajustes óptimos para el ambiente.
Que son los Tx Presets y los Tx Coefficients?
Los Tx Presets son para un ajuste más grueso (coarse-grained) a los valores del transmisor.
Los Tx Coefficients se consideran un ajuste fino (fine-grained).
Cuando se avanza de Fase 2 a la Fase 3 en la Ecualización ?
Una vez que la señal reúne los estándares de calidad y es óptima para operar el USP avisa que está listo para la siguiente fase cambiando el bit de EC=11b.
Que se realiza en la Fase 3 en el proceso de Ecualización ?
El DSP ve que el USP está listo para avanzar entonces envía EC=11b y ambos pasan a fase 3, ahora el DSP está evaluando la señal del transmisor en el USP.
Esta evaluación de valores espera 500ns.
Cuando se concluyen las Fases en el proceso de Ecualización ?
Cuando se han reunido los ajustes de ecualización deseados el DSP sale (exits) del proceso colocando ahora EC=00b.
Que es el estado de L0s ?
Es el que tiene el menor tiempo de latencia en salir hacia L0. Los devices pueden entrar y salir automáticamente por HW y tiene diferentes sub-estados para el Tx y para el Rx.
Cuales son los sub estados de L0s para el transmisor ?
Tx_L0s.Entry
Tx_L0s.Idle
Tx_L0s.FTS
Que ocurre en Tx_L0s.Entry?
No se están enviando ni TLPs ni DLLPs entonces el transmisor envía un EIOS y 2 EIOS en el caso de 5.0 GT/s y así pasa a Electrical Idle donde debe mantener un calls de voltaje común según la spec.
Cuando se pasa de Tx_L0s.Entry a Tx_L0s.Idle?
Después de un timeout de 20 ns (Tx_IDLE_MIN) lo que asegura que el transmisor ha estado en Idle.
Cuando se pasa de Tx_L0s.Idle a Tx_L0s.FTS ?
El transmisor permanece en Idle hasta qué hay un cambio para salir y resumir la transmisión de paquetes. LTSSM hace este proceso según la el design specific.
Que ocurre en Tx_L0s.FTS ?
El transmisor comienza a enviar FTS ordered sets para que el receptor vecino te-entrene.
Para que el receptor vecino re-entrene cuantas FTS deben enviarse ?
Es el número establecido durante el entrenamiento al pasar a L0 en los TS Ordered sets especificado en N_FTS.
